I bought a red hurricane FPGA, EP1C6 development board supporting VGA module USBA experimental routine procedures

Packet : 11912916s6_vga.rar filelist
S6_VGA\Doc\程序说明.txt
S6_VGA\Doc
S6_VGA\Proj\cmp_state.ini
S6_VGA\Proj\ColorBar.asm.rpt
S6_VGA\Proj\ColorBar.cdf
S6_VGA\Proj\ColorBar.done
S6_VGA\Proj\ColorBar.eda.rpt
S6_VGA\Proj\ColorBar.fit.eqn
S6_VGA\Proj\ColorBar.fit.rpt
S6_VGA\Proj\ColorBar.fit.summary
S6_VGA\Proj\ColorBar.flow.rpt
S6_VGA\Proj\ColorBar.map.eqn
S6_VGA\Proj\ColorBar.map.rpt
S6_VGA\Proj\ColorBar.map.summary
S6_VGA\Proj\ColorBar.pin
S6_VGA\Proj\ColorBar.pof
S6_VGA\Proj\ColorBar.qpf
S6_VGA\Proj\ColorBar.qsf
S6_VGA\Proj\ColorBar.qws
S6_VGA\Proj\ColorBar.sof
S6_VGA\Proj\ColorBar.tan.rpt
S6_VGA\Proj\ColorBar.tan.summary
S6_VGA\Proj\ColorBar_assignment_defaults.qdf
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S6_VGA\Proj\db\altsyncram_fl82.tdf
S6_VGA\Proj\db\altsyncram_hl82.tdf
S6_VGA\Proj\db\cntr_f29.tdf
S6_VGA\Proj\db\cntr_gq7.tdf
S6_VGA\Proj\db\cntr_ln7.tdf
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S6_VGA\Proj\db\cntr_qt7.tdf
S6_VGA\Proj\db\cntr_rt7.tdf
S6_VGA\Proj\db\cntr_vt9.tdf
S6_VGA\Proj\db\ColorBar.(0).cnf.cdb
S6_VGA\Proj\db\ColorBar.(0).cnf.hdb
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S6_VGA\Proj\db\ColorBar.(1).cnf.hdb
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S6_VGA\Proj\db\ColorBar.(10).cnf.hdb
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S6_VGA\Proj\db\ColorBar.(11).cnf.hdb
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S6_VGA\Proj\db\ColorBar.(12).cnf.hdb
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S6_VGA\Proj\db\ColorBar.(13).cnf.hdb
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S6_VGA\Proj\db\ColorBar.(14).cnf.hdb
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S6_VGA\Proj\db\ColorBar.(15).cnf.hdb
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S6_VGA\Proj\db\ColorBar.(16).cnf.hdb
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S6_VGA\Proj\db\ColorBar.(17).cnf.hdb
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S6_VGA\Proj\db\ColorBar.(18).cnf.hdb
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S6_VGA\Proj\db\ColorBar.(19).cnf.hdb
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S6_VGA\Proj\db\ColorBar.(2).cnf.hdb
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S6_VGA\Proj\db\ColorBar.(21).cnf.hdb
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S6_VGA\Proj\db\ColorBar.(22).cnf.hdb
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S6_VGA\Proj\db\ColorBar.(27).cnf.cdb
S6_VGA\Proj\db\ColorBar.(27).cnf.hdb
S6_VGA\Proj\db\ColorBar.(28).cnf.cdb
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S6_VGA\Proj\db\ColorBar.(29).cnf.hdb
S6_VGA\Proj\db\ColorBar.(3).cnf.cdb
S6_VGA\Proj\db\ColorBar.(3).cnf.hdb
S6_VGA\Proj\db\ColorBar.(30).cnf.cdb
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S6_VGA\Proj\db\ColorBar.(31).cnf.cdb
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S6_VGA\Proj\db\ColorBar.(34).cnf.cdb
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S6_VGA\Proj\db\ColorBar.(35).cnf.cdb
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S6_VGA\Proj\db\ColorBar.(36).cnf.cdb
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S6_VGA\Proj\db\ColorBar.(37).cnf.cdb
S6_VGA\Proj\db\ColorBar.(37).cnf.hdb
S6_VGA\Proj\db\ColorBar.(38).cnf.cdb
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S6_VGA\Proj\db\ColorBar.(39).cnf.cdb
S6_VGA\Proj\db\ColorBar.(39).cnf.hdb
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S6_VGA\Proj\db\ColorBar.(9).cnf.hdb
S6_VGA\Proj\db\ColorBar.asm.qmsg
S6_VGA\Proj\db\ColorBar.cbx.xml
S6_VGA\Proj\db\ColorBar.cmp.cdb
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S6_VGA\Proj\db\ColorBar.cmp.rdb
S6_VGA\Proj\db\ColorBar.cmp.tdb
S6_VGA\Proj\db\ColorBar.cmp0.ddb
S6_VGA\Proj\db\ColorBar.db_info
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S6_VGA\Proj\db\ColorBar.hif
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S6_VGA\Proj\db\ColorBar.sgdiff.hdb
S6_VGA\Proj\db\ColorBar.signalprobe.cdb
S6_VGA\Proj\db\ColorBar.sld_design_entry.sci
S6_VGA\Proj\db\ColorBar.sld_design_entry_dsc.sci
S6_VGA\Proj\db\ColorBar.syn_hier_info
S6_VGA\Proj\db\ColorBar.tan.qmsg
S6_VGA\Proj\db\ColorBar_cmp.qrpt
S6_VGA\Proj\db\decode_9ie.tdf
S6_VGA\Proj\db
S6_VGA\Proj\simulation\modelsim\ColorBar.vo
S6_VGA\Proj\simulation\modelsim\ColorBar_modelsim.xrf
S6_VGA\Proj\simulation\modelsim\ColorBar_v.sdo
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S6_VGA\Proj\simulation\modelsim\vga_test.cr.mti
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S6_VGA\Proj\simulation\modelsim\vga_test.v
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S6_VGA\Proj\simulation\modelsim\vsim.wlf
S6_VGA\Proj\simulation\modelsim\wave.do
S6_VGA\Proj\simulation\modelsim\work\@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e
S6_VGA\Proj\simulation\modelsim\work\@color@bar\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\@color@bar\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\@color@bar\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\@color@bar
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S6_VGA\Proj\simulation\modelsim\work\cyclone_and1\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_and1\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\cyclone_and1
S6_VGA\Proj\simulation\modelsim\work\cyclone_and16\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\cyclone_and16\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_and16\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\cyclone_and16
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S6_VGA\Proj\simulation\modelsim\work\cyclone_asmiblock\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_asmiblock\_primary.vhd
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S6_VGA\Proj\simulation\modelsim\work\cyclone_asynch_io\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_asynch_io\_primary.vhd
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S6_VGA\Proj\simulation\modelsim\work\cyclone_b5mux21\_primary.dat
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S6_VGA\Proj\simulation\modelsim\work\cyclone_dffe\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_dffe\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\cyclone_dffe
S6_VGA\Proj\simulation\modelsim\work\cyclone_dll\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\cyclone_dll\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_dll\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\cyclone_dll
S6_VGA\Proj\simulation\modelsim\work\cyclone_io\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\cyclone_io\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_io\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\cyclone_io
S6_VGA\Proj\simulation\modelsim\work\cyclone_jtag\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\cyclone_jtag\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_jtag\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\cyclone_jtag
S6_VGA\Proj\simulation\modelsim\work\cyclone_latch\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\cyclone_latch\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_latch\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\cyclone_latch
S6_VGA\Proj\simulation\modelsim\work\cyclone_lcell\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\cyclone_lcell\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_lcell\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\cyclone_lcell
S6_VGA\Proj\simulation\modelsim\work\cyclone_lcell_register\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\cyclone_lcell_register\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_lcell_register\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\cyclone_lcell_register
S6_VGA\Proj\simulation\modelsim\work\cyclone_mux21\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\cyclone_mux21\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_mux21\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\cyclone_mux21
S6_VGA\Proj\simulation\modelsim\work\cyclone_mux41\verilog.asm
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S6_VGA\Proj\simulation\modelsim\work\cyclone_mux41
S6_VGA\Proj\simulation\modelsim\work\cyclone_m_cntr\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\cyclone_m_cntr\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_m_cntr\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\cyclone_m_cntr
S6_VGA\Proj\simulation\modelsim\work\cyclone_nmux21\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\cyclone_nmux21\_primary.dat
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S6_VGA\Proj\simulation\modelsim\work\cyclone_n_cntr\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\cyclone_n_cntr\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_n_cntr\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\cyclone_n_cntr
S6_VGA\Proj\simulation\modelsim\work\cyclone_pll\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\cyclone_pll\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_pll\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\cyclone_pll
S6_VGA\Proj\simulation\modelsim\work\cyclone_pll_reg\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\cyclone_pll_reg\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_pll_reg\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\cyclone_pll_reg
S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_block\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_block\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_block\_primary.vhd
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S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_pulse_generator\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_pulse_generator\_primary.dat
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S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_pulse_generator
S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_register\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_register\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_register\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_register
S6_VGA\Proj\simulation\modelsim\work\cyclone_routing_wire\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\cyclone_routing_wire\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_routing_wire\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\cyclone_routing_wire
S6_VGA\Proj\simulation\modelsim\work\cyclone_scale_cntr\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\cyclone_scale_cntr\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\cyclone_scale_cntr\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\cyclone_scale_cntr
S6_VGA\Proj\simulation\modelsim\work\vga_test\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\vga_test\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\vga_test\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\vga_test
S6_VGA\Proj\simulation\modelsim\work\vga_vl\verilog.asm
S6_VGA\Proj\simulation\modelsim\work\vga_vl\_primary.dat
S6_VGA\Proj\simulation\modelsim\work\vga_vl\_primary.vhd
S6_VGA\Proj\simulation\modelsim\work\vga_vl
S6_VGA\Proj\simulation\modelsim\work\_info
S6_VGA\Proj\simulation\modelsim\work
S6_VGA\Proj\simulation\modelsim
S6_VGA\Proj\simulation
S6_VGA\Proj\stp1.stp
S6_VGA\Proj\VGA_PLL.bsf
S6_VGA\Proj\VGA_PLL.v
S6_VGA\Proj\VGA_PLL_bb.v
S6_VGA\Proj\vga_vl.bsf
S6_VGA\Proj
S6_VGA\Src\ColorBar.bdf
S6_VGA\Src\ColorBar.bsf
S6_VGA\Src\vga_vl.v
S6_VGA\Src
S6_VGA

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